NPU IP
연산과 메모리를 가까이.
PIM(Processing-in-Memory)의 저전력 특성과 NPU의 높은 재구성성을 결합한 상호보완형 아키텍처입니다. EDA 툴의 자동 배치·배선에만 의존하지 않고, 수작업 기반 Physical Design으로 연산기와 메모리를 가까이 배치합니다. 데이터 이동 거리를 최소화해 에너지 소모, 연산 시간, 칩 면적을 함께 줄이는 PPA 최적화를 구현합니다.
PIM-like NPU IP
- 수작업 기반 Physical Design
- 연산기와 메모리를 근접 배치해 데이터 이동 거리 최소화
- PPA 최적화
- 에너지 소모·연산 시간·칩 면적을 함께 절감
- Post simulation 및 실측
- 시뮬레이션 결과 확보 · 공인기관 실측 진행 중
검증 현황
SUAI 테스트 칩을 통해 NPU 아키텍처와 실제 하드웨어를 검증하고 있습니다.
6–8 TOPS/W · Post simulation 결과
0.45 TOPS · 400 MHz · 8비트 × 8비트 정수 연산(INT8 × INT8) · 공인기관 실측 중
세뮤나이트는 이 Post simulation 결과를 세계 최고 수준의 전성비로 제시합니다. 공인기관 실측은 진행 중이며, AI SoC 제품별 확정 사양과는 구분합니다.
기술과 검증 조건에 관한 대표 인터뷰(새 탭)NPU IP 적용을 함께 검토합니다.
고객의 모델과 제품 요구사항을 들려주세요.